업계에서는 2nm 스케일링이 여전히 가능한지에 대해 논쟁을 벌이고 있지만 보다 중요한 변화가 진행 중입니다. 트랜지스터를 더 줄일 수 있더라도 성능과 효율성은 더 이상 자동으로 향상되지 않습니다..한때 칩에서 가장 표준화되고 안정적인 블록이었던 SRAM보다 이것이 사실인 곳은 없습니다.
SRAM 어레이가 더 커지고 비트라인이 확장됨에 따라 RC 지연 증가, 맨 끝 쓰기 오류 및 더 높은 전력 소비와 같은 심각한 문제가 나타납니다.SRAM은 더 이상 단순한 메모리 셀이 아닙니다. 주요 병목 현상 고급 칩이 안정적으로 작동할 수 있는지 여부를 결정합니다.
2nm의 진정한 혁신은 더 높은 밀도에만 있는 것이 아닙니다.SRAM은 장치 수준의 문제에서 시스템 수준 설계 과제, 프로세스, 회로 및 레이아웃 혁신을 결합하여 해결되었습니다.
핵심 메시지
2nm 노드에서 SRAM이 중지됩니다. 다음 프로세스 스케일링.시대로 접어든다 DTCO(설계 기술 공동 최적화) 밀도, 전력, 대역폭의 병목 현상을 동시에 극복합니다.
SRAM: 고급 프로세스에서 가장 어려운 확장 블록
SRAM 스케일링은 선형 로직 스케일링과 다르게 급격히 느려졌습니다.지속적인 개선을 위해서는 이제 프로세스와 설계 간의 심층적인 공동 최적화가 필요합니다.
2nm 이상에서는 SRAM이 단순히 프로세스에 따라 축소될 수 없습니다. 처음부터 다시 설계해야 한다.
기술 활용: 2nm의 나노시트
2nm 시대는 트랜지스터의 구조적 변화를 가져옵니다.
- 전환: FinFET → 나노시트(GAA)
- 더 높은 Ion/Ioff 비율(더 강력한 읽기/쓰기 기능)
- 누출 감소
- 더 나은 단채널 제어
결과: 각 비트라인은 거의 두 배에 달하는 셀을 지원할 수 있어 밀도가 크게 향상됩니다.
핵심 충돌: 밀도 증가와 신호 저하
밀도가 높아지면 새로운 문제가 발생합니다.
- 더 긴 비트라인 → RC 지연 증가
- 원단 셀의 쓰기 능력 저하
- 원단 NBL 성능은 근단보다 훨씬 약함
더 큰 어레이는 순수한 이득을 가져오지 않습니다. 신호 왜곡 및 신뢰성 위험.
솔루션: 시스템 수준 SRAM 혁신
최신 SRAM은 물리적 한계를 극복하기 위해 완전한 회로 및 레이아웃 혁신 제품군을 사용합니다.
1. FE 쓰기 지원
양면 구동 및 금속 커플링은 원단 쓰기 성능을 근단 수준으로 복원합니다.
2. FE 프리차저
긴 비트라인으로 인한 속도 병목 현상을 해결하기 위해 비트라인 충전을 가속화합니다.
3. 컴팩트한 레이아웃
2비트-3행 구성은 장치 확장을 뛰어넘어 어레이 효율성과 밀도를 향상시킵니다.
4. 이중 펌프 SRAM
사이클당 읽기 1회 + 쓰기 1회를 활성화하여 영역 패널티 없이 대역폭을 높입니다(8T SRAM 대비).
5. 이중 추적
동적 전압 마진 최적화는 주파수를 6% 증가시키고 전력을 11% 줄입니다.
최종 결과: 밀도, 효율성, 대역폭이 모두 향상되었습니다.
2nm 나노시트 SRAM은 획기적인 지표를 달성합니다.
- 밀도: 38.1Mb/mm²
- Vmin 개선: >300mV
- 주파수: 4.2GHz @ 1.05V
- 효율성: ~1.19× 대 3nm SRAM
SRAM은 이제 다음 요구 사항을 충족하도록 발전했습니다. AI 및 HPC 아키텍처.
업계에 미치는 영향
첨단 반도체 경쟁이 변화했습니다:
- 트랜지스터 성능에서 → 메모리 + 인터커넥트 + 시스템 설계 능력
- SRAM이 되었습니다. 숨겨진 행렬식 AI 칩의 성능과 효율성
결론
2nm 시대에 SRAM의 발전은 더 이상 크기 축소에서 비롯되지 않습니다.그것은에서 온다 DTCO(장치 회로 레이아웃 공동 최적화), 시스템 수준 방법을 사용하여 물리적 한계를 넘어섰습니다.
SRAM은 더 이상 고급 프로세스를 따르기만 하는 것이 아닙니다. 고급 프로세스의 가치를 재정의 AI 및 고성능 컴퓨팅을 위한 것입니다.